福建师范大学19年3月课程考试《EDA技术》作业考核试题[答案]

福建师范大学19年3月课程考试《EDA技术》作业考核试题[答案]满分答案

正确选项:----

福建师范大学网络教育学院
《EDA技术》期末考试(C)卷
教学中心            专业            学号          姓名        成绩      

第一题：填空题（每空2分，共30分）
1.用EDA技术进行电子系统设计的目标是最终完成              的设计与实现。
2.目前国际上较大的PLD器件制造公司有             和             公司。
3.完整的条件语句将产生    电路，不完整的条件语句将产生   电路。
4.阻塞性赋值符号为            ，非阻塞性赋值符号为             。
5.可编程器件分为      和     。
6.随着EDA技术的不断完善与成熟，         的设计方法更多的被应用于Verilog HDL设计当中。
7.一般把EDA技术的发展分为          、         和        三个阶段。
8.当前最流行的并成为IEEE标准的硬件描述语言包括       和        。
第二题：简答题（每题5分，共20分）
1.现代EDA技术的特点有哪些?






2.FPGA与ASIC在概念上有什么区别?






3.结合自己的使用情况谈谈对EDA工具的认识。






4.Verilog HDL支持哪几种描述方式，各有什么特点?







第三题：程序分析题（每题15分，共30分）
1. 详细分析下面程序功能：
module Compare8(a,b, larger,equal,less);
parameter size=8;
input[size-1:0]  a,b;
output larger,equal,less;
wire larger,equal,less;
assign larger=(a>b);
assign equal=(a==b);
assign less=(a<b);
endmodule










2. 详细分析下面程序功能：
module voter7(pass,vote) ;
input [7:1] vote; output pass;
reg[2:0]  sum;  integer i;  reg pass;
always @ (vote)
   begin  sum=0;
        for (i=1 ; i<=7 ; i=i+1)    
if(vote[i])  sum=sum+1;
if(sum[2])   pass=1;  
else    pass=0 ;
   end
endmodule












第四题：设计题（每题20分，共20分）
用Verilog HDL设计一个8位加法器。

福建师范大学19年3月课程考试《EDA技术》作业考核试题[答案]历年参考题目如下：